Hierarchical Sizing and Biasing of Analog ...
Type de document :
Communication dans un congrès avec actes
Titre :
Hierarchical Sizing and Biasing of Analog Firm Intellectual Properties
Auteur(s) :
Iskander, Ramy [Auteur]
Circuits Intégrés Numériques et Analogiques [CIAN]
Louërat, Marie-Minerve [Auteur]
Circuits Intégrés Numériques et Analogiques [CIAN]
Kaiser, Andreas [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]
Circuits Intégrés Numériques et Analogiques [CIAN]
Louërat, Marie-Minerve [Auteur]
Circuits Intégrés Numériques et Analogiques [CIAN]
Kaiser, Andreas [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]
Titre de la manifestation scientifique :
DATE University Booth
Ville :
Nice
Pays :
France
Date de début de la manifestation scientifique :
2009-03
Titre de l’ouvrage :
DATE University Booth
Discipline(s) HAL :
Informatique [cs]
Résumé en anglais : [en]
We demonstrate hierarchical sizing and biasing methodology in CAIRO+ that automatically generates suitable designs plans used to compute the DC operating point and dimensions for analog firm IPs.We demonstrate hierarchical sizing and biasing methodology in CAIRO+ that automatically generates suitable designs plans used to compute the DC operating point and dimensions for analog firm IPs.Lire moins >
Langue :
Anglais
Comité de lecture :
Oui
Audience :
Internationale
Vulgarisation :
Non
Source :