Vers une reconfiguration dynamique partielle parallèle par prise en compte de la régularité des architectures FPGA-Xilinx

Abstract

Ce travail propose deux flots de conception complémentaires permettant le broadcast d’un bitstream partiel vers un ensemble de Régions Partiellement Reconfigurables (RPRs) identiques. Ces deux flots de conception sont applicables avec les FPGAs – Xilinx. Le premier appelé ADForMe (Automatic DPPR Flow For Multi-RPRs Architecture) permet l’automatisation du flot traditionnel de la RDP de Xilinx grâce à l’automatisation de la phase de floorplanning. Ce floorplanning est assuré par l’algorithme AFLORA (Automatic Floorplanning For Multi-RPRs Architectures) que nous avons conçu qui permet l'allocation identique de ces RPRs en termes de forme géométrique en tenant compte des paramètres technologiques du FPGA et des paramètres architecturaux de la conception dans le but de permettre la relocalisation de bitstream. Le deuxième flot proposé vise à favoriser la technique de relocalisation 1D et 2D afin de permettre le broadcast d’un bitstream partiel (fonctionnalité) vers un ensemble de RPRs pour une configuration du système. Ce flot permet donc l’optimisation de la taille de la mémoire de bitstream. Nous avons également proposé une architecture matérielle adéquate capable d’effectuer ce broadcast. Les résultats expérimentaux ont été effectués sur les FPGAs-Xilinx récents et ont prouvé la rapidité d’exécution de notre algorithme AFLORA ainsi que l’efficacité des résultats obtenus suite à l’application du flot d’automatisation de la relocalisation de bitstream. Ces deux flots permettent d’assurer la flexibilité et la réutilisabilité des composants IPs intégrés dans les architectures à Multi-RPRs afin de réduire la complexité en termes de temps de conception et d’améliorer productivité des concepteurs.