Titre :

Electronic transport mechanisms in scaled gate-all-around silicon nanowire transistor arrays

Auteur(s) :

Clement, N. [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
Han, X.L. [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
Larrieu, Guilhem [Auteur]
Équipe Matériaux et Procédés pour la Nanoélectronique [LAAS-MPN]

Titre de la revue :

Applied Physics Letters

Pagination :

263504

Éditeur :

American Institute of Physics

Date de publication :

2013

ISSN :

0003-6951

Discipline(s) HAL :

Sciences de l'ingénieur [physics]/Micro et nanotechnologies/Microélectronique

Résumé en anglais : [en]

Low-frequency noise is used to study the electronic transport in arrays of 14 nm gate length vertical silicon nanowire devices. We demonstrate that, even at such scaling, the electrostatic control of the gate-all-around ...
Lire la suite >Low-frequency noise is used to study the electronic transport in arrays of 14 nm gate length vertical silicon nanowire devices. We demonstrate that, even at such scaling, the electrostatic control of the gate-all-around is sufficient in the sub-threshold voltage region to confine charges in the heart of the wire, and the extremely low noise level is comparable to that of high quality epitaxial layers. Although contact noise can already be a source of poor transistor operation above threshold voltage for few nanowires, nanowire parallelization drastically reduces its impact.Lire moins >

Langue :

Anglais

Vulgarisation :

Non

Collections :

• Institut d'Électronique, de Microélectronique et de Nanotechnologie (IEMN) - UMR 8520

Source :

Harvested from HAL