Titre :

An Incremental Time-Domain Mixed-Signal Matrix-Vector-Multiplication Technique for Low-Power Edge-AI

Auteur(s) :

Hérissé, Kévin [Auteur]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
JUNIA [JUNIA]
Larras, Benoit [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]
JUNIA [JUNIA]
Stefanelli, Bruno [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]
JUNIA [JUNIA]
Kaiser, Andreas [Auteur]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
JUNIA [JUNIA]
Frappe, Antoine [Auteur]
Institut d’Électronique, de Microélectronique et de Nanotechnologie - UMR 8520 [IEMN]
JUNIA [JUNIA]
Microélectronique Silicium - IEMN [MICROELEC SI - IEMN]

Titre de la revue :

IEEE Transactions on Circuits and Systems I: Regular Papers

Pagination :

1-12

Éditeur :

IEEE

Date de publication :

2024

ISSN :

1549-8328

Discipline(s) HAL :

Physique [physics]
Sciences de l'ingénieur [physics]

Résumé en anglais : [en]

This paper proposes a time-domain mixed-signal computing architecture for Matrix-Vector Multiplication suited for embedded in-memory computing applications. The system leverages the low data rate of sensors’ data in embedded ...
Lire la suite >This paper proposes a time-domain mixed-signal computing architecture for Matrix-Vector Multiplication suited for embedded in-memory computing applications. The system leverages the low data rate of sensors’ data in embedded AI applications to target an energy-efficient implementation of the matrix-vector multiplication array. The mixed-signal computing scheme relies on incremental time-domain multiply-and-accumulate operations using switched current sources. The concept is demonstrated on a 28 nm FDSOI prototype chip of a 100 × 4 compute array that shows a 15.8 TOPS/W energy efficiency for 5-bit MAC operations. Extrapolating the array to 100 × 100 computing units leads to a 99.2 TOPS/W energy efficiency.Lire moins >

Langue :

Anglais

Vulgarisation :

Non

Projet ANR :

Unité de pré-traitement pour systèmes intégrés à faible énergie

Collections :

• Institut d'Électronique, de Microélectronique et de Nanotechnologie (IEMN) - UMR 8520

Source :

Harvested from HAL